高深宽比刻蚀和纳米级图形化推进存储器的路线图

探索未来三到五年生产可能面临的挑战，以经济的成本为晶圆厂提供解决方案

作者：泛林集团 先进技术发展事业部公司副总裁潘阳博士、先进技术发展事业部 / CTO办公室研究员 Samantha Tan 和全球产品事业部副总裁 Richard Wise

随着市场需求推动存储器技术向更高密度、更优性能、新材料、3D堆栈、高深宽比 （HAR） 刻蚀和极紫外 （EUV） 光刻发展，泛林集团正在探索未来三到五年生产可能面临的挑战，以经济的成本为晶圆厂提供解决方案。

增加3D NAND闪存存储容量的一种方法是堆栈加层，但堆栈高度的增加会带来更大的挑战。虽然这些挑战中最明显的是结构稳定性问题，但层数的增加意味着需要使用更深的通道来触及每个字线、以及更窄的狭缝沟槽以隔离连接到位线的通道（图1）。

图1：随着3D NAND堆栈超过128层，堆栈高度接近7微米，并将所需的通道孔和狭缝转变为高深宽比 （HAR） 特征，刻蚀的挑战越来越大。

高深宽比刻蚀的挑战

在硬掩膜沉积和开口形成以便刻蚀垂直通道之前，沉积交替的氧化物和氮化物薄膜层就是3D NAND生产工艺的开始，高深宽比刻蚀挑战也从这里开始。

随着行业向128层及更多层数发展，堆栈深度接近7微米，硬掩膜的厚度约为2-3微米，通道孔的深宽比正在接近90到100。

在此之后，应对在大量层中形成狭缝的挑战之前，会创建图1所示的“梯式”结构。沉积一层硬掩膜，将开口图形化并进行单步刻蚀以在所有的层形成狭缝。最后，必须去除氮化物层并创建钨字线。

为了使高深宽比结构的反应离子刻蚀 （RIE） 起作用，离子和中性反应物之间必须有协同作用。然而由于多种机制的阻碍，处理高深宽比结构时，很容易失去这种协同作用。

图2：离子和中性反应物被遮蔽，深宽比相关传导以及离子角分布是导致关键尺寸变化、刻蚀不完全、弯曲和扭曲等缺陷的重要因素。

首先，高压会导致等离子鞘层中的离子散射，并分散通常非等向性的离子能量或角分布。因此，离子会错过孔或以更大的角度入射，撞到特征的顶部或侧壁。这种离子“遮蔽”使离子-中性反应物通量比率偏离协同作用（图2）。

如果将离子推下高深宽比特征，离子能量可能会增加，但这会增加掩膜消耗，反过来又需要更厚的掩膜或硬掩膜材料的创新。

除了这一挑战，还有离子撞击侧壁并导致通道某些部位关键尺寸 （CD） 大于所需的问题。当这种“弯曲”（图2）变得太大时，可能会导致两个孔接在一起。

但还有一个更大的问题——沿孔“扭曲”，这是由于射频等离子体系统中高阶谐波变形的充电效应导致了离子角分布的轻微变化。

高深宽比刻蚀问题的解决方案

仔细观察等离子体系统，尤其是射频子系统，就会发现一个解决方案。事实证明，降低频率，使得通过高压鞘层加速的离子传输时间接近半周期，就能最大化给定射频功率的离子能量峰值。频率降低和离子能量峰值提升导致离子的角分布减小，使它们更有可能到达高深宽比特征的底部（图3）。

图3：降低等离子体频率会减小离子的角分布，增加它们到达高深宽比特征底部的可能性。

因此，硬件设计专注向更低频率、更高功率和更低占空比发展。

尽管改变了硬件设计，但在128层或更多层数的常用氧化物/氮化物 （ONON） 刻蚀6.9微米深的通道孔仍然非常困难。

因此，泛林正在测试一种不同的方法来实现所需的刻蚀深度，即先通过设定（例如5微米）刻蚀通道孔，然后在侧壁上沉积保护性衬垫，以避免过度的横向刻蚀。在随后的步骤中，通道孔一直刻蚀到6.9微米。

添加衬垫以在不增加整个结构的关键尺寸的情况下进行额外的1微米刻蚀。虽然这个过程仍然需要诸多优化，但该测试展示了一条很有前途的、刻蚀更小更深孔的途径。

图形化面临的挑战和协同优化

逻辑和存储的图形化可能是芯片制造商削减成本和优化性能的重中之重。现在，这一切都关乎以最小的变化缩小到更小的结构。这种变化可以通过边缘定位误差 （EPE） 来衡量。

例如，对准孔面临几个变量的挑战，例如线边缘粗糙度、扫描仪套准精度误差以及关键尺寸变化，包括由EUV曝光随机误差引起的局部关键尺寸变化。器件设计通常受限于变化的极值，而不是平均值。比如，管理这些变化以适应最坏的情况可能占用逻辑后端高达50%的区域，并大幅增加制造成本。

控制变化的一种方法是通过工艺间协同优化，这通常意味着在刻蚀期间补偿光刻误差。为了协同优化起作用，刻蚀设备必须具有合适的可调性，以更好地控制跨晶圆以及晶圆到晶圆的刻蚀行为。

因为晶圆总会遇到不同的等离子体条件和气体分布，创造受控的温度变化反过来可以使工艺具备可调性，并有助于补偿腔室内和来自光刻机的变化。

控制温度从而控制刻蚀速率的一种方法是在卡盘和晶圆上创建可调温度区。十多年来，卡盘已从21世纪初期的单区设备演变为双区设备，然后是径向多区。最近，泛林的Hydra® Uniformity System中又演变到了非径向多区。

简化多重图形化

主要用于DRAM和PCRAM、有时用于3D NAND的多重图形化还面临着关键尺寸变化的挑战。图形化方案增加了工艺步骤的数量，而这种增加意味着更多的变化来源。

在自对准四重图形技术 （SAQP） 中，光刻、沉积和刻蚀的变化可能导致三种不同的关键尺寸。例如，在侧墙刻蚀时，可能会挖入底层。这种变化导致“间距偏差”，这已成为多重图形化的重大挑战。

如果刻蚀后可以将侧墙制成正方形，则可以克服这一挑战，泛林已经通过创造性地使用新型金属氧化物材料实现这一成果，无需深挖就可以将SAQP流程从八层简化为五层。

EUV曝光随机性的问题

EUV光刻预计很快就将成为逻辑和DRAM的主流，因此也需要仔细考虑由此工艺引起的变化。EUV光刻使用了高能量光子，并且该工艺容易受到随机变化的影响。

对于孔，随机行为会导致局部关键尺寸变化。在线和空间的情况下，线边缘粗糙度 （LER） 和线宽粗糙度等缺陷带来的影响是显著的。

例如，随机性限制通孔良率，并随通孔关键尺寸缩放不良。在小通孔关键尺寸处，即使是250W的扫描仪功率也可能不够，因此需要材料的创新以及后处理，以控制随着功率增加带来的EUV成本上升。

多年来，泛林在原子层刻蚀 （ALE） 方面的工作z明了该工艺能够克服这一挑战。原子层刻蚀包括表面改性继而刻蚀的自限性步骤。当多次重复这一循环时，原子层刻蚀可以将特征的高频粗糙度变得平整。

泛林及其合作伙伴在测试中测量了这种效应，EUV通孔局部关键尺寸均匀性 （LCDU） 因此提升了56%，从超过3纳米变为1.3纳米，对于某些芯片制造商来说可能还会降低到1纳米。

局部关键尺寸均匀性的改善在上游有重要影响：由于泛林的刻蚀和沉积工艺可以减少随机性引起的变化，因此EUV扫描仪可以使用更低的能量，这种光刻-刻蚀技术的协同优化可以将EUV成本降低两倍。

建立实现路线图的信心

现在，泛林已经为高深宽比结构以及原子层工艺开发了模块级解决方案，以处理存储器路线图中的边缘定位误差。不过，为了沿着路线图自信地前进，设备供应商、材料供应商和芯片制造商在工艺开发的早期阶段必须共同努力，以经济且高效的方式满足存储器路线图的所有要求。