急啊!!用vhdl编写一个两输入与非门的程序怎么写啊?急死人啊!!

library ieee

use ieee.std_logic_1164.all

entity yufei is

port(a,b:in std_logic

c:out std_logic)

end entity

architecture art of yufei is

begin

c<哪带型李猜行孙=not(a and b)

end art

74LS00是4个2输入与非门集成虚猛拦芯片，构成与门的话，对结果取一次反就是了，也就是将输出端在经过一次与非门。非门的话将两个输入并作一个用就是了，也就是将输入信号同时从两个输入端输入，输出端得到的就是非门信号。或门的话是需要做一次变换，也就是A+B=(A'B')'，这样两个输入端分别对输入信号取反，得到的就是或门的结果（例如输入是A'和B'，得到的结果就是A+B）。异或门稍微麻烦一点，也是需知蠢要做变换，例如：对A⊕B两次取反，变换为A⊕B=A'B+AB'=((A'B+AB')')'=((A'B)'(AB')')'，用其中三个2输入与非门就可以实现异或门。具体是：14端口接高电平，7接地，13接A'，12接B，11接1；10接A，9接B'，8接2；这样端口3是输出Y，差胡即实现了异或门的功能，希望还不算是太绕，主要是变换，明白了变换就好说了 。

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