赛灵思客户共贺Vivado 设计套件推出

自从四年前赛灵思开始 Vivado 设计套件的开发工作以来，就一直与数百家赛灵思联盟计划成员和客户保持密切联系，力求让新发布的工具达到成熟状态。每个成员都发挥了积极作用，确保赛灵思能够推出一款真正提高生产力的工具套件，帮助客户突破在新一代“All Programmable” 器件设计过程中所面临的集成和实现瓶颈。

赛灵思vivado设计套件专题:https://www.elecfans.com/topic/tech/vivado/ 以下是客户对 Vivado 设计套件的评价。
 
EVE，软硬件协同验证
“赛灵思推出的 Vivado 设计套件和 Virtex-7 FPGA，使 EVE 等标准 FPGA 仿真供应商在产品性能和功能方面，全面超越定制 ASIC 仿真供应商。”
–        Luc Burgun，CEO、总裁兼创始人
 
CoreEL Technologies，赛灵思联盟计划高级成员
 “CoreEL 的 H.264/AVC 4:2:2 10 位 1080p60 解码器 IP 核已被授权给众多客户，用以满足客户的多种应用需求。这种 IP 相当复杂，要求使用高性能的 FPGA 工具。与早期流程相比，Vivado 工具能够为我们提供更长的运行时间，实现更加紧凑的布局规划，使我们能够在一天时间内开展更多实现工作，从而大幅提高生产力。此外，它还支持Synopsys 设计约束（SDC），让我们的设计工作更加方便，并且有助于更快地将设计集成于客户的设计流程中。”
–        Sachin Vaish，工程设计经理
 
Fidus Systems 公司，赛灵思联盟计划高级成员
“作为赛灵思联盟计划的高级设计服务成员，Fidus 已经为北美的技术企业开发出了许多种基于赛灵思技术的尖端产品。Vivado 设计套件具备出色的用户界面，支持 System Verilog、SystemC、SDC 和 Tcl 等多种 ASIC 设计行业标准，这将大幅提高我们的设计生产力。赛灵思的 Vivado 设计套件带来了全新的业界基准，将进一步帮助 Fidus 向客户提供复杂、高质量、尖端的赛灵思设计。”
–        John Bobyn，工程设计副总裁
 
Northwest Logic，赛灵思联盟计划高级成员
 “我们很喜欢 Vivado 设计套件的开箱即用特性。我们利用这种工具实现我们的 Expresso 3.0 内核(PCI Express Gen3 x8)，从一开始就取得了很好的效果。由于我们使用很多脚本，因此其基于 Tcl 的特性对我们很有利，这将为我们提供丰富而强大的选项。此外，Vivado IP 打包程序功能使我们能够把自己的 IP 添加到Vivado 扩展 IP 目录中，便于客户利用我们的 IP。”
–        Mark Wagner，高级设计工程师
 
Tokyo Electron Device 公司，赛灵思联盟计划高级成员
“Vivado IP 目录使客户可以方便地搜索到我们的 IP、技术文档，并能迅速在设计中集成我们的 IP。利用 Vivado 的最新综合与布局布线算法，客户能够大幅缩短运行时间。”
–        Yasuo Hatsumi，副总裁
 
 Xylon d.o.o.，赛灵思联盟计划高级成员
“Xylon 是赛灵思联盟计划中的资深成员，logicBRICKS IP 核的供应商。近 15 年来，logicBRICKS IP 核一直支持最新的赛灵思可编程器件和实现工具，并且不断进行优化。我们很高兴 Vivado 设计套件提供了强大的功能和易用性，这将帮助我们的客户更高效地在领先的赛灵思 Zynq-7000 EPP 和 7 系列 FPGA 等技术中使用 logicBRICKS IP 核。”
–         Gordan Galic，技术市场营销经理
 
A2e Technologies，赛灵思联盟计划认证成员
“Vivado IP 集成器可以大大简化 A2e Technologies 的 H.264 编解码器集成工作。过去，在 720p 到 4K 分辨率之间对 H.264 视频进行压缩和解压缩一直比较复杂。现在有了 Vivado IP 集成器，设计人员就能在接口级而不是信号级开展集成，而且可以采用统一的 AMBA AXI4 IP 接口标准，并通过设计规则检查将错误降至最低。这将使我们的 IP能够更加轻而易举地应用于赛灵思设计。”
–        Allen Vexler，CTO
 
Aliathon 公司，赛灵思联盟计划认证成员
“作为 OTN 市场的 FPGA 解决方案领先供应商，快速高效的设计对于 Aliathon 的成功至关重要，尤其是 100G 或 100G 以上的网络。Vivado 设计套件帮助我们尽可能减少芯片使用量和布局布线次数。这样可以帮助 Aliathon 降低功耗，提高性能，减少设计次数，从而为客户提供更加出色的解决方案。”
–        Steve McDonald，总监
 
Hardent 公司，赛灵思联盟计划认证成员
“Hardent 致力于为企业提供电子设计服务，满足复杂的设计要求，因此我们很高兴 Vivado 设计套件能够为我们带来更高的生产力。我们不断努力提高赛灵思器件时钟速率和使用率。Vivado 工具凭借其最新的布局布线引擎和更加完善的设计流程，帮助我们两家公司的共同客户完成更为严格的设计开发工作，例如使用包含 200 百万个逻辑单元的新型 Virtex-7 2000T FPGA。” 
–        Simon Robin，总裁
 
Missing Link Electronics，赛灵思联盟计划认证成员
 “Missing Link Electronics 致力于开发可针对目标应用进行软硬件配置的嵌入式系统。缩短重复开发时间，获得可预测的综合结果，这两点对于实现异构多核系统 FPGA 设计来说至关重要。在我们看来，赛灵思的 Vivado 设计套件充分印证了赛灵思为支持本行业更加快速地推出优秀嵌入式系统所做出的承诺！”
–        Endric Schubert，CTO
 
Oki InformaTIon Systems 公司，赛灵思联盟计划认证成员
“作为 Vivado 设计套件早期使用计划的参与者，我们用 Vivado 工具编译我们的 PCIe DMA 控制器 (iDMAC) IP。我们将 IP 从 ISE 设计套件移植到 Vivado 套件上，没出现任何问题。由于 Vivado 采用了基于 PlanAhead 的 GUI，使我们的工程师能够快捷方便地掌握 Vivado IDE 的使用方法。由于采用 ASIC 友好型 Tcl 脚本，之前具备 ASIC 设计经验的 IP 设计工程师使用该套件会更加轻松。放眼未来，我们计划在大规模设计中采用Vivado 工具，并期待着通过高性能综合、布局布线分析功能和低存储器使用率等众多突破性技术推动生产力的大幅提升。”
–        Yasuo Yamamoto，IP 平台业务部负责人
 
 
OmniTek 公司，赛灵思联盟计划认证成员
“我们参加了针对 Vivado 设计套件的合作伙伴培训活动，新产品给我们留下了深刻的印象。我们认为 IP-XACT、SDC 和 AMBA AXI4 等业界标准的采用对大型 28nm 器件所需的FPGA IP 的推广而言非常重要。Vivado IP 集成器和 IP 打包器工具进一步缩短了 IP 开发和集成所需的设计时间。”
–        Roger Fawcett，董事总经理