基站射频卡时钟树设计方案

　　由于偶尔需要支持远程射频头内的射频卡，大多数射频卡会采用一个基于链路到基站的恢复时钟作为输入时钟。这些单输入时钟的质量很差，可能需要清理明显的抖动，为的是有效生成射频卡上的其他时钟。

　　因此，射频卡时钟树的核心必须是一个具有可编程输出频率的抖动衰减器。本文的其余部分将讨论性能属性和需要这些性能属性的原因，以及其他时钟树要求。

　　射频卡架构注意事项

　　当今，大多数基站射频卡设计执行的许多 *** 作都需要在数字域中建立或终止LTE或多载波GSM等协议信号。这是处理错误校正、信道映射和数字分割I、Q数据流的更简单方法。这种复合信号的复杂数据流还需要在发送和接收两个方向进行非常小心的滤波/信号处理。在数字域这样做可以避免像精密元件值匹配的代价。

　　尽管数字 *** 作多种多样，在某些时候信号必须调制成一个载波，它可以在824MHz～2.62GHz范围内并以模拟信号传输。大多数基站架构的地址多信道协议包括LTE、WiMax和多载波GSM使用的单级模拟转换方法，如图1所示。

　　图1 典型的LTE射频卡架构

　　在发送端，除第一次调制外，各子载波都合并成一个数字流。这个基带信号随后由DAC转换为移相偏移模拟I、Q数据流，然后通过正交模拟混频器向上转换为传输频率。可变和固定增益放大器以及双工滤波器用于将有用信号沿着路径提高到其传输频段的所需强度，而只增加了少量噪声及失真，同时最大限度减少了传输频段以外的能量，以防止对其他射频信道的干扰。

　　在接收端，射频信号通常经过放大、滤波，然后通过一个混频器转换为75～250MHz范围的较低中频(IF)，在该范围内射频信号通过一个可变数量、经过滤波并最后由一个流水线ADC根据奈奎斯特准则采样进一步放大。然后，在数字域中处理子载波的下变频和解调。接收器的目标是在ADC获得最小附加噪声和互调失真之前，完成这个信号调理，同时避免超过ADC的最大范围。

　　射频卡架构师更愿意尽可能地集成时钟树。不仅是上述理由，而是由于每个时钟树元件都有自己的抖动贡献，它可以推动时钟信号超出规范。有了这种集成，不仅可产生射频与中频调制时钟，而且可以产生ADC和DAC的采样时钟及其他数字元件时钟，如CPU、ASIC和FPGA。

　　与涉及射频信号路径的时钟相比，这些数字元件的时钟通常有更宽泛的规格;周期抖动是最常见的主要问题。当随着这些更敏感的时钟在同一个芯片上生成这些时钟时，会出现两个问题。首先，数字时钟信号很少是射频卡输入时钟信号的整倍数，所以必须利用分数反馈或小数输出分频技术来生成。然而，这两种技术要在时钟芯片内和时钟输出上引入明显的寄生含量。其次，数字时钟芯片(或生成时产生的任何寄生含量)降至接近射频、中频或采样频率无法轻易过滤掉，所以必须加以避免。这些响应区域以外的频率分量可能降低信噪比，无论是否作为宽带噪声(如果没有滤波)还是通过混叠进入临界频率范围都是如此。