ISE中verilog代码的warnings

先要理解那句assign的意思，假设assign #5 a=~a假设a的初始值是0，这句话就是开始a是0持续5个clk之后a等于not a也就是1，在持续5个clk。。。。。如果去掉前面的数字呢？就是a一直等于~a，这样在同一个时刻a会一直不断的等于1和0么？这显然是不可能的

我也遇见这个问题，差了些资料。出现这个警告有多方面原因，比如定义的是36位宽的数据，但只用了16位。你到下面这个网址看看：

http://forums.xilinx.com/t5/Synthesis/Synthesis-hundreds-of-WARNING-Xst-2677-warnings/td-p/38622

消耗的LUT数目远多于寄存器数目是因为

很多两个FF之间的逻辑是超过4输入的函数 所以需要两个以上的LUT 从而使总的LUT数大于FF数

报告里的消耗的slices是指包含的任意资源被使用的slice 比如你需要用到2个LUT和2个FF 而实现结果可能是最多用到4个slice 每个slice都使用了一部分

你这里的“slices数多于LUT数的一半”就是因为有一些slice里只用了一个LUT

我用的ise14.x的报告里就有这部分

Number of LUT Flip Flop pairs used

Number with an unused Flip Flop

Number with an unused LUT

Number of fully used LUT-FF pairs

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