这个问题可能是由于在使用ModelSim进行仿真时,未正确安装或配置所导致的。
以下是一些常见的解决方法:
确认你的ModelSim版本是否与你的 *** 作系统兼容。如果你的 *** 作系统是64位的,那么你应该使用64位的ModelSim版本。
检查是否已经正确地配置了ModelSim的环境变量。如果没有,请参考ModelSim的安装手册或者网上的教程进行正确的配置。
如果你是在Windows 10 *** 作系统下运行ModelSim,可以尝试将ModelSim运行时设置为“兼容模式”。在ModelSim的安装目录中找到modelsim.ini文件,右键点击选择“属性”,在“兼容性”选项卡中选择“Windows 7”,然后单击“应用”和“确定”。
尝试升级你的ModelSim版本,或者使用其他仿真软件进行仿真,例如Xilinx Vivado。
希望以上解决方法能够帮到你。如果问题仍然存在,请提供更多详细信息以便进一步诊断。
去掉优化。消除竞争冒险的方法
格雷码与二进制码互相转换(verilog)
用modelsim自己编写testbench出不来波形的原因
2011-06-25 12:15:19| 分类: EDA
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看不到信号很可能是因为modelsim默认开启优化功能,
默认就把你的信号全都给优化掉了,
这个功能备受大家诟病啊。
可以试试这样:Start
simulation的时候,
下面有个优化的复选框,不要选中它,应该就行啦。
设计优化包括:
不优化:完全不进行设计优化,所有信号可见,但仿真速度较慢(小工程也无所谓了)
优化,信号不可见:进行设计优化,但信号都不可见,速度最快。调试完全依赖于testbench的打印输出。
优化,具有完全可见性:进行设计优化,但又保证所有信号可见,速度较快,调试必备。
优化,自定义可见性:进行设计优化,自定义哪些模块及信号可见。
设计优化功能是用来提高仿真速度。对于小工程,可以选择不优化或者选择优化,完全可见性(full
visibility)。
了解了以上概念之后,下面就介绍
“开始仿真+设计优化选择”的两种方式(实际还有更多)
方法一(这个文档上的):命令行
vopt +acc
test_counter -o testcounter_opt (使用vopt表示进行设计优化,+acc表示完全可见,-o
testcounter_opt表示把优化结果输出为新的名字。)
vsim testcounter_opt
(vsim表示开始仿真,名字选择了优化之后的结果)
方法二 (菜单 *** 作)
菜单Simulate->Start
Simulation,在对话框中,work下选中顶层仿真文件,下部是设计优化的选择,去掉“Enable
optimization"表示不进行设计优化;或者选择"Optimization Options",又打开了一个对话框,选择“Apply full
visibility to all modules",这表示优化并且完全可见。然后两个对话框都点ok即可。
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